CIT, 단결정 구리 증착 솔루션 ‘ASEDep’ 공개···기존 AI 반도체 패키징 한계 돌파

[IT동아 한만혁 기자] 첨단 소재·패키징 기술 스타트업 CIT(Copper Innovation Technologies)가 원자 단위로 구리를 쌓아 표면을 매끄럽게 만드는 반도체 패키징 기판 제조 솔루션 ‘ASEDep’을 공개했다. 독자 기술인 ASE(Atomic Sputtering Epitaxy)를 기반으로 데이터 전송 속도를 최대 30% 높이고 발열과 신호 손실을 줄이면서도, 기존 생산라인에 그대로 적용할 수 있는 것이 핵심이다. CIT는 이 기술력을 인정받아 117억 원 규모의 시리즈A 투자를 유치했고, 플라이 아시아 2026(FLY ASIA 2026) 글로벌 스케일업 챔피언스 어워즈 대상 수상, 테크크런치 스타트업 배틀필드 200(TechCrunch Startup Battlefield 200) 선정 등 국내외에서 잇따라 성과를 거두고 있다. 국제전자제품박람회(CES) 2027 혁신상에도 도전한다. CIT가 반도체 패키징 기판 제조 솔루션 ASEDep을 공개했다 / 출처=CIT 구리의 물리적 한계 해결하는 ASEDep 인공지능(AI) 칩이 처리한 데이터는 반도체 패키징 기판을 거쳐 메모리나 메인보드 같은 다른 부품으로 전달된다. 반도체 패키징 기판은 칩과 외부 부품을 이어 주는 다리 역할을 하며, 기판 속 구리 배선은 데이터가 오가는 통로 역할을 한다. AI 칩의 성능이 높아지면서 이 통로를 지나야 하는 데이터의 양도 급격히 늘고 있다. 하지만 통로 역할을 하는 구리는 이미 물리적 한계에 다다르고 있다. 일반 구리는 표면이 울퉁불퉁하고, 내부는 작은 결정 알갱이 여러 개가 뭉친 구조이기 때문이다. 표면이 거칠고 알갱이 사이의 경계가 많을수록 전기 저항과 발열이 커지고 데이터 전송 효율은 떨어진다. 배선을 더 가늘고 촘촘하게 만들어야 하는 차세대 패키징 기판에서는 이 문제가 한층 심각해진다. CIT는 이 문제를 해결하기 위해 ASEDep을 선보였다. ASEDep은 CIT가 독자 개발한 단결정 구리 소재 기술, ASE 증착 장비, 기판별 맞춤 공정 기술을 하나로 통합한 반도체 패키징 기판 제조 솔루션이다. ASEDep의 기반 기술은 CIT 독자 기술인 ASE다. ASE는 구리를 원자 단위로 제어해 절연체에 오차 없이 가지런히 배열하는 분자 접합 기술로, 접착제 없이도 절연체와 구리를 단결정 구조로 결합한다. 작은 알갱이가 뭉친 일반 구리와 달리 표면이 매끈하고 알갱이 사이의 경계가 없는 것이 특징이다. CIT...