Z2 – 차고에서 리소그래피로 제작된 집적회로

3 days ago 2

Z2 칩은 약 100개의 트랜지스터를 포함한 자가 제작 폴리실리콘 게이트 기반 집적회로로, 가정용 장비로 구현된 고성능 실리콘 공정의 진전 사례임
이전 세대인 Z1 칩(6 트랜지스터, 금속 게이트) 대비, 10µm 폴리실리콘 게이트 공정을 적용해 임계 전압(Vth) 을 1.1V로 낮추고 2.5V~3.3V 로직 호환성을 확보함
NMOS 트랜지스터 특성은 상승/하강 시간 10ns 미만, 누설 전류 932pA, 온/오프 비율 4.3×10⁶ 등으로, 불순한 화학물과 비청정 환경에서도 우수한 성능을 달성함
포토레지스트를 절연층으로 활용하고, 공장 출하 웨이퍼의 폴리실리콘층을 가공하는 방식으로 고가·위험 공정을 회피하며, 최소한의 장비와 화학물로 제작 가능함
이 프로젝트는 DIY 반도체 제조의 실현 가능성을 입증하며, 향후 복잡한 디지털·아날로그 회로 설계로 확장될 기반을 마련함

Z2 칩 개요

Z2는 10×10 트랜지스터 배열로 구성된 실험용 집적회로로, 공정 특성 측정과 최적화를 위한 테스트 구조임
- 동일한 실리콘 웨이퍼 위에 약 1,200개의 트랜지스터를 제작
- Intel 4004(2,200 트랜지스터) 와 동일한 10µm 폴리실리콘 게이트 기술 기반
Z1(6 트랜지스터, 금속 게이트) 대비 트랜지스터 수와 성능이 대폭 향상
- Z1은 고임계 전압(>10V)으로 9V 배터리 2개가 필요했으나, Z2는 저전압 구동 가능

기존 알루미늄 게이트 공정의 한계를 극복하기 위해 폴리실리콘 게이트로 전환
- 자가 정렬 게이트(self-aligned gate) 구조로 중첩 커패시턴스 감소
- 임계 전압 1.1V, Vgs 최대 8V, Cgs <0.9pF, 상승/하강 시간 <10ns
누설 전류 932pA(Vds=2.5V) 로 매우 낮은 수준이며, 조명 환경에서 약 100배 증가
불순 화학물과 비청정 환경에서도 양호한 트랜지스터 특성 확보

칩 크기는 2.4mm², 이전 IC의 1/4 수준
포토샵으로 레이아웃 설계, 단순한 구조로 제작 용이
- 열 개의 트랜지스터가 공통 게이트를 공유
- 각 행은 직렬 연결되어 NAND 플래시 유사 구조 형성
프로빙을 용이하게 하기 위한 대형 패드 설계
제작된 15개 칩 중 최소 1개 완전 동작, 2개는 약 80% 동작
- 주요 결함은 드레인/소스의 벌크 단락, 게이트 누설은 드묾

실란(SiH₄) 가스 없이 고온 확산 도핑 방식으로 대체
- 공장에서 폴리실리콘이 증착된 웨이퍼를 구매해 직접 패터닝
- 레이저 어닐링을 통한 아모퍼스 실리콘 증착도 대안으로 언급
사용 화학물: 물, 알코올, 아세톤, 인산, 포토레지스트, KOH 현상액, N형 도펀트(P509), HF(1%) 또는 CF₄/CHF₃ RIE, HNO₃ 또는 SF₆ RIE
사용 장비: 핫플레이트, 튜브 퍼니스, 리소그래피 장치, 현미경, 금속 증착용 진공 챔버

게이트 산화막(10nm) 과 폴리실리콘층(300nm) 이 포함된 웨이퍼 사용
- eBay에서 200mm 웨이퍼 25장을 $45에 구매
- 고품질 산화막 덕분에 황산 등 강산 세정 공정 제거 가능
필드 산화막을 대체하는 포토레지스트 절연층(1µm) 사용
- 250°C 경화로 영구 절연층 형성, CVD SiO₂ 대체 가능
- 스핀온글래스(sol-gel) 도 대체재로 언급
산화막 식각은 녹제거제 기반 HF 용액 또는 RIE로 수행

SEM 단면 이미지를 통해 NMOS 구조 확인
- 폴리실리콘을 도핑 마스크로 사용, 하드베이크 포토레지스트를 필드 절연체로 활용
- 이로 인해 계단형 구조 형성
공정은 CMOS 호환성 부족하지만, 도구 최소화와 안전성 확보에 유리
향후 자동화된 테스트 시스템 구축 및 복잡한 회로 설계로 확장 예정